近日,应用材料公司在IEEE SISPAD(国际半导体工艺与器件仿真会议)上发表了公司研发团队在3nm先进节点下针对TSV硅通孔的特征尺寸与电特性与之间关系研究,并找到了使通孔具有最佳电性能的特征尺寸,详情请见正文。
研究背景
在集成电路发展历程中,摩尔定律起到了非常重要的指引作用,而在技术节点不断进步的过程中,演化出了不同的技术道路。其中之一的“More Moore ”,是想办法沿着摩尔定律的道路继续往前推进,不断缩小晶体管的特征尺寸;而另一个方向的“More than Moore ”(超越摩尔)做的是发展在之前摩尔定律演进过程中所未开发的部分,先进封装便是“More than Moore ”的一种重要的实现路径。
TSV(Through Silicon Via, 硅通孔技术)技术是先进封装中极具代表性的一种高密度封装技术,这项技术使得不同芯片的晶圆裸片可以在晶圆而不是PCB板上直接实现高密度的互连,也被认为是第四代封装技术。在TSV技术中,作为层间电路连接通道的通孔大小和位置的设计需要考虑诸多因素:小的孔径可以获得更紧凑的空间,更大尺寸的通孔则能减少电阻以提供更加的电性能。
近日,应用材料公司的研究团队展示了他们在通孔孔径上的研究成果,在3nm技术节点下,他们在孔径增大的带来的一正一负的相反性能增益之间找到获得最佳性能的平衡点。
该研究成果近期“Via Size Optimization for Optimum Circuit Performance at 3 nm node”为题于测试领域顶级会议《IEEE SISPAD》(IEEE国际半导体工艺与器件仿真会议)的2020年度会议上首次发表,应用材料公司的Sushant Mittal、Ashish Pal等6人为本文共同作者。
实验结论
通孔大小的设计通常要考虑两大点:一是如何在先进技术节点中提升封装密度以获得更小的体积,二是在更小的电压下获得更高的电流密度,但这会使体积变大。通常在电路布局(layout)阶段不会考虑通孔材料和通孔介质层材料的选择,而通孔大小的增量会使通孔电阻的减小以提升性能。本项成果的研究团队研究了如何通过增加通孔特征尺寸以带来最佳的性能增益,并找到了通孔增加过程中电阻减小vs电容增加这一正一反两种效应的平衡点,其主要的影响因素是通孔材料的电阻率和层间介质的介电常数。通孔设计材料使用了TiN/Co材料体系和一种电阻率为钴材料1/10的金属材料。
相关测试
图(1):3nm技术节点的反相器(inverter)单元设计图与后端工艺下的原理模型
图(2):本研究中前端与后端工艺的主要参数
图(3):通孔0输入输出端的电阻与电容示意图,
通孔0在图(1)中已标出
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图(4):两种不同材料体系中通孔0的电阻变化对比;
图(5):不同电介常数下的通孔间电容对比;
图(6):RC时间与TiN/Co体系的通孔特征尺寸间的关系
图(7):两种材料体系下的RO(环形震荡)延迟对比
图(8):RO延迟减少量及特征尺寸对比
前景展望
目前,芯片制程已经走到5nm节点,在不远的未来便有望见到本项成果落地到市场化产品中,技术节点的应用突破并不仅仅是台积电和三星们靠一己之力完成的,同样也离不开设计、设备、材料、EDA厂商的共同合作,从标准单元库的建立到产线实现大规模量产中任一一个产业链环节的断裂可能就会推迟下一代工艺的上市时间。这种环环相扣的研发生态对于中国集成电路产业的突破和突围也是一种巨大的挑战,打通底层技术到产业的链条,加速产学研融合、为产业注入更多的科研力量、让更多科研落地产业并形成产研之间的良性循环,我们的集成电路产业才会更加快速的发展壮大。
论文全文链接:
https://ieeexplore.ieee.org/document/9241685
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