Q1
悬臂针扎wafer Pad 有接触不良问题，wafer进过高温250° bake 后接触明显改善，这是什么原理？同一片wafer。
A1
可能是重新扎针导致了应力释放，wafer平整度更好。
Q2
器件的CZ Build是指什么？是什么的缩写啊？
A2
CZ是特征参数 。
Q3
关于与客户制定的一些质量约定哦：例如我和客户约定3000ppm，客户反馈的不良大概在1200ppm（低于spec），各位兄弟公司是会直接退给客户么？就是在最近我们发现一个问题就是客户反馈的不良虽然ppm比较低，但是我们验证下来相当一部分可能是来源客户的自己测试和焊接的原因。关于这一点还有点补充的想请教一下，就是各位与客户约定的ppm一般会在多少？
A3
拿出分析的证据，说明是客户的问题就行了，约定的dppm主要看应用，还有不同客户要求也是不同的，一般都是follow客户的，低于约定的ppm数据，直接跟客户兑换。超过约定的ppm数据，抽样分析。
Q4
Allegro画的两块不同版本的板子 ，能在allegro中合并吗？
A4
两个Allegro画的板子是可以合并到一起的。 就是把Board1 的placement和subdrawing 分别拷贝到board2里。 因为很多位号会重复，所以在拷贝之前，先rename，把Board1的位号分到一个不可能重复数字区间。 比如R从R10000开始。
Q5
关于flip chip工艺的砷化镓芯片 Decap确认芯片表面损失点有什么好的方案？芯片尺寸有点小，是1mm*1mm的。
A5
磨去基板或框架，磨到bump位置，然后化学腐蚀去掉molding 。
Q6
改了设计leakage从100uA变成10uA，是不是变小了，EOS的风险也会变低，业界有这种研究吗？对应JEDEC哪个标准？
A6
对应JEP174。
Q7
uHAST是130度，85湿度，96h，THT是85度，85湿度，1000小时，这两个可以互相替换吗？比如为了不做1000小时这么长时间，改做uhast是不是也是一样的？
A7
是的。
Q8
HTOL LTOL设计pattern 有什么要注意的吗，跑的时候功耗有要求不，是不是芯片动起来就可以，功耗应该没有要求吧？
A8
用DFT向量跑吧，尽量让所有电路都动起来，还有注意不同pattern的功耗不要差异太大，免得部分pattern结温太低，部分又过高。
Q9
车规级和工业级芯片验证的区别在哪里？
A9
主要是高低温环境，车规的参考AEC-Q100和101标准，工业级参考JESD47标准。
Q10
有对模拟芯片比较熟的吗？帮忙看下是哪家的芯片。
A10
是一个mos管。
Q11
衰减器是否可以放在50欧姆匹配电路不好的接头端，用于改善阻抗匹配? 看网分的TDR 图确实是有改善，但是不确定是不是因为反射信号被衰减了，所以TDR显示有改善。
A11
那肯定是因为加了衰减器才显得TDR看上去变弱了啊，打个比方，假如电路处于极端不匹配状态时信号无法穿透匹配电路大部分被反射，增加了衰减器只会让那一端反射显得变改善其实信号还是没穿透电路。
Q12
考虑老化试验，一颗芯片，完整工作25PIN，对外应用21pin。老化要考虑21还是25？
A12
没有绝对定义。总体用覆盖率完整的。虽然可以用21pin的老化，其它几个输入pin悬空或接固定电平。但是从检查一颗芯片完整的设计研发可靠性来讲，做25pin是合理的，可以为未来的版本完整工作提供依据。
来源:上海季丰电子
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